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超微細ピッチスケーリングと熱対策技術革新は、チップレット市場におけるパッケージの限界をどのように再定義しているのか？

市場の物理的な成熟度を理解するには、まず、現代のダイ間相互接続の圧倒的な密度に着目する必要があります。業界は超微細ピッチスケーリングへと明確に転換しており、高度なハイブリッドボンディングによって、10 µm以下の1桁マイクロメートルピッチと100ナノメートル以下の位置合わせ精度を実現しています。この画期的な技術により、ダイ間相互接続密度は1平方ミリメートルあたり10万個を超える驚異的なレベルに達し、次世代AIアクセラレータの演算能力を根本的に再定義しています。.

しかし、この前例のない高密度化は、膨大な熱管理上の課題をもたらします。チップレット市場が進化するにつれ、CTOは高度な熱インフラストラクチャを優先する必要があります。CoWoSなどのプラットフォームに統合されたシリコン直結液体冷却は、3,300 mm²の巨大なインターポーザ上で2.6 kW TDPを超える持続動作を実証し、接合部から周囲への熱抵抗をわずか0.055 °C/Wに維持しています。アーキテクトは、大きく反りやすいシリコンインターポーザに頼る代わりに、有機基板内に埋め込み型マルチダイ相互接続ブリッジ（EMIB）を体系的に展開し、接続性を局所化して熱プロファイルを大幅に改善しています。.

ハイブリッドボンディングとチップレットスケーリングが性能、効率、持続可能性を再定義する

配線の寄生要素（抵抗、容量、インダクタンス）を低減するために、最新の3D構造に見られる36μmの面間接合などの微細なマイクロバンプピッチが用いられています。こうした物理的な技術革新により、設計者は従来のリソグラフィレチクルの限界（通常800mm²程度）を打ち破ることが可能になります。. 

今日の2.5Dパッケージングは​​、レチクルサイズを5.5倍までシームレスに拡張し、10年以内には最大14倍を目指しています。チップレット市場で事業を展開する装置メーカーにとって、100nm精度、300mmウェハハイブリッドボンディングシステムの大量注文の急増は、標準的なはんだバンプの時代が急速に終焉を迎えていることを示す明確な指標となっています。12層を超える垂直積層構造の高帯域幅メモリ（HBM）でさえ、重要な信号伝送の完全性を維持するために、ハイブリッドボンディングへの移行を積極的に進めています。これらの成果を実用化するには、リーダーは設計段階の早い段階でカーボンを考慮したパスファインディングアルゴリズムを統合し、電力、性能、面積、コスト（PPAC）と製造時のカーボンフットプリントのバランスを取る必要があります。.

なぜエコシステムの標準化は、マルチベンダー間の相互運用性を実現する上で重要な触媒となるのか？

従来、独自規格のシリコンが断片化していた状況は、急速に統一されたフレームワークへと移行しつつあり、チップレット市場は協調的なエンジニアリングという新たな時代を迎えています。Universal Chiplet Interconnect Express（UCIe）規格は、事実上の基盤としての地位を確立しており、Intel、Arm、AMD、NVIDIAといった強力な競合企業を含む140社以上の主要メンバーからなるコンソーシアムによって運営されています。. 

UCIe 3.0の展開により、データ転送帯域幅は正式に2倍になり、HBMおよび直接光インターコネクトのネイティブサポートが拡大しました。その結果、大手ファウンドリは標準化されたIPブロックの検証を積極的に進め、3nmおよび2nmプロセスノードでシリコン検証済みのテープアウトを提供し、最大11.8Tbps/mmの帯域幅密度を実現しています。.

チップレットエコシステムの進化により、安全でスケーラブルなマルチベンダーシリコン統合の未来が実現

チップレット市場を開拓するファブレス設計者にとって、カスタムシリコンへの障壁は崩れつつある。一流IPベンダーは、既製のUCIe PHYおよびコントローラ検証ブロックを提供するようになった。この変化に伴い、マルチベンダーパッケージ全体でセキュリティ境界と特権が確実に維持されるよう、シリコン前仮想検証に対する厳格なアプローチが求められるようになった。. 

さらに、ベンダー間の生産マイルストーンの達成により、理論上の「組み合わせ自由」なエコシステムが商業的に現実のものとなりつつあります。これを支えるため、UCIe 上の MIPI Debug のようなシステムレベルのデバッグ標準が、物理的な外部パッケージへのアクセスを必要とせずに、相互接続された複数のタイルにわたる論理障害を診断するために不可欠となっています。.

自動車向けワークロードもこの競争に参入しており、独自のメインバンドデータ整合性で強化された800MHzサイドバンドメッセージを活用して、厳格なASIL準拠のための超低故障率を実現しています。最終的に、チップレット市場はドメイン固有のハブアンドスポークアーキテクチャへと向かっています。大手ファウンドリは、特殊化された異種アクセラレータ間でトラフィックをルーティングする機能的な実現可能性をOEMに物理的に示すために、プロトタイプのリファレンスシリコンをリリースしています。テクノロジーリーダーは、これらの統合ワークフローの有効化と採用に向けて運用を進化させ、厳格なガバナンスを確立し、規模拡大前にシステムの有効性を試験的に検証する必要があります。.

現在、サプライチェーンの実行を左右している生産能力のボトルネックと資材不足は何ですか？

計り知れない技術的可能性を秘めているにもかかわらず、チップレット市場の即時的な実現は、世界的な高度パッケージング能力によって大きく阻害されている。高度パッケージングは​​、グローバルな生成型AI展開における究極の障壁となっている。主要なファウンドリは物理的な制約を受けており、ハードウェアのリードタイムは52週間から78週間という苦痛なほど長期化している。. 

このボトルネックに対処するため、インターポーザーの生産量は指数関数的に増加しており、2023年の月間わずか13,000枚のウェハから、2026年末までに75,000枚から120,000枚以上になると予測されています。しかし、構造的な独占は依然として続いており、単一の急成長企業が世界のCoWoS-L割り当て総量の約70%を消費していると推定されています。このボトルネックにより、市場で事業を展開するハイパースケーラーは、ファウンドリのパッケージング技術を積極的に多様化し、信頼性の高い生産ライフサイクルを確保するために、独自のTPU設計をブリッジベースの代替プラットフォームに移行せざるを得なくなっています。.

ABFの不足と歩留まりの課題がチップレットのサプライチェーン戦略を再構築する

生産能力の危機をさらに深刻化させているのが、味の素ビルドアップフィルム（ABF）の深刻な供給不足です。高性能AI基板は、標準的なPC基板の10倍以上のABFを必要とします。これらの大規模プロセッサは、12層から20層の微細構造（15～30μmのライン/スペース）を必要とし、メーカーの歩留まりに大きな負担をかけています。これらの基板は逐次的なビルドアッププロセスで製造されるため、いずれかの層に微細な欠陥が1つでも発生すると、最終的な歩留まりが著しく低下し、高級基板の価格が最大40%も高騰します。.

こうした材料の無駄を大規模に回避するため、チップレット市場のメーカーは、接合後のインライン計測を義務化し、界面の空隙をリアルタイムで検出して、アンダーフィルが発生する前に接合圧力を調整できるようにしています。同時に、統合デバイスメーカー（IDM）は、70億ドル規模の大規模な内部パッケージング設備を活用してファウンドリのシェア獲得を目指しており、従来のOSATは、プレミアム需要の急増に対応するため、自社の2.5Dおよび3Dパッケージングラインを積極的に拡張しています。調達責任者は、サプライチェーンに関する前提を従来の指標から切り離し、基板へのアクセスを確保するために、生産能力の調整ロードマップを積極的に構築する必要があります。.

歩留まりペナルティとノード混合アーキテクチャは、半導体経済の構造をどのように変えているのか？

チップレット市場の根本的な経済的推進力は、ムーアの法則後の歩留まり低下という問題の決定的な克服にある。業界データによると、巨大なモノリシック16コアCPUの製造コストは、マルチダイ統合による全く同じシステムの製造コストの2倍以上となっている。チップを細分化することで、製造上の欠陥による経済的影響範囲を物理的に限定できる。統計的な欠陥があっても、ごく小さな安価なチップのみが無効となり、パッケージ全体が廃棄処分を免れることになる。. 

さらに、設計者はノード混合によるコスト裁定取引を積極的に活用している。高価な最先端の3nmロジックを演算コア専用に分離し、I/Oコントローラやメモリコントローラを成熟した安価な14nmまたは12nmノードに移行することで、ハイエンドプロセッサのレイアウトコストを約25%削減している。.

チップレット経済がシリコン設計、コスト構造、市場価値プールを変革する

チップレット市場を分析するCFOや戦略リーダーにとって、償却済みの非反復エンジニアリング（NRE）コスト削減効果は驚異的です。同一のI/Oチップレットを製品ファミリー全体で再利用することで、研究開発費の消費率を大幅に削減し、並行したイノベーションサイクルを実現できます。これにより、コンピューティングのアップグレードとネットワークの再設計を切り離すことができます。さらに、ダイレベルの選別により高度な製品セグメンテーションが可能になり、同じ基板フットプリント上で、最上位の選別されたコアを主力製品に、下位の選別されたタイルを低価格帯製品に組み合わせることで、シリコン利用率をほぼ100%にまで高めることができます。.

この大幅な資本要件の削減は、スタートアップの経済的障壁を劇的に下げ、AIベンチャー企業がゼロからSoC設計に資金を投入するのではなく、標準化されたI/Oコンポーネントを購入できるようにする。.

その結果、チップレット市場における価値プールは劇的に変化している。高度なパッケージングは​​、コモディティ化された保護シェルから、相互接続の実現可能性を重視する非常に収益性の高いマージンドライバーへと変貌を遂げ、大幅なプレミアム価格が設定されている。同時に、エンタープライズ データセンターは 、マザーボード全体の交換を強いられることなく、モジュール式のコンピューティング拡張性を活用してサーバーラックのライフサイクルを延長することで、大規模な設備投資（CAPEX）のメリットを実現している。

新たなワークロードは、異種統合の限界をどこで押し広げているのか？

大規模言語モデルが企業ワークロードの主流となるにつれ、異種統合はかつてない領域へと拡大している。チップレット市場では、「システム・オブ・システムズ」アーキテクチャの台頭が見られ、高性能データセンター GPUは 、ロジック、キャッシュ、HBM、ベースタイルなど40個以上の個別のチップレットを単一のフットプリント内に統合している。 

数兆パラメータのモデル学習に内在するメモリの壁を克服するには、シリコンインターポーザを介してロジックをHBMのすぐ隣に配置することが構造的に不可欠である。標準的なプリント基板上で必要な帯域幅でデータを転送することは物理的に不可能だからだ。.

チップレット市場のアーキテクチャは、エッジコンピューティング、通信、自動車、ソフトウェアといった分野へと拡大している。

大規模データセンターにとどまらず、このアーキテクチャの変革はエッジコンピューティングやソフトウェア定義車両にも浸透しつつあり、ドメイン固有のGPU、NPU、およびセーフティアイランドを、厳密なソフトウェア定義の統合パッケージに集約している。通信事業者は、RF処理と AI認識チップ、分離型シリコンを採用しており、一方、国家防衛イニシアチブは、地域に密着した高度に安全なサプライチェーンを実現するために、こうしたモジュール型レイアウトを優先している。 

さらに、ネットワークにおける重大なボトルネックを解消するため、低遅延シリコンフォトニクスをスイッチASICのすぐ隣に配置する、コパッケージ型光デバイスへの移行が加速している。

ソフトウェアエンジニアリングのリーダーにとって、このハードウェアの復興は即座の対応を求めている。複数のタイルに分散されたメモリにアクセスするには、ナノ秒単位のレイテンシ変動を軽減するために、NUMAを考慮した厳密なトポロジースケジューリングが必要となる。. 

チップレット市場を最大限に活用するには、組織はテクノロジーを活用した運用リズムを構築する必要があります。リーダーは、重要な指標を明確にし、エンジニアリングプロセスを従来のモノリシックな前提から切り離し、この爆発的に変化するマルチダイの未来を支えるインフラストラクチャを再設計する必要があります。結果を徹底的に測定し、厳密なソフトウェアオーケストレーションなしにモジュール化が即座にパフォーマンス向上につながると安易に考えてはいけません。.

競合分析：チップレット市場を席巻するトップ5企業

1. AMD： チップレットベースのCPUとGPUの商用化におけるパイオニアであるAMDは、RyzenおよびEPYCシリーズで業界に革命をもたらしました。同社のモジュール設計戦略は、シリコンの歩留まり率を大幅に向上させ、製造コストを削減しながら、ハイエンドコンピューティング性能のスケーリングを実現しています。
2. インテル： インテルは、Universal Chiplet Interconnect Express（UCIe）の推進と独自の高度なパッケージング技術（EMIBおよび3D Foveros）を通じて、エコシステムを推進しています。これにより、最新のプロセッサにおいて、マルチタイルアーキテクチャのシームレスな異種統合が可能になります。
3. TSMC： 市場における揺るぎないファウンドリの中核企業。TSMCは、業界をリードする先進的なパッケージングソリューション（CoWoSおよびSoIC）を提供することで市場を席巻し、Nvidia、AMD、Appleといったファブレス大手企業向けに高性能チップレットの統合を実現しています。
4. ASEテクノロジー： 世界有数のOSAT（半導体組立・テストアウトソーシング）プロバイダーとして、ASEは重要なバックエンド組立工程を管理しています。異種チップレット設計の量産に必要な、高密度パッケージングおよびテストのための不可欠なインフラストラクチャを提供します。
5. サムスン電子： サムスンは、メモリ分野における優位性（HBM）と最先端のファウンドリサービスを独自に融合させています。独自のI-CubeおよびX-Cubeパッケージング技術により、AIおよびデータセンター向けに最適化された、高度に統合されたエンドツーエンドの2.5Dおよび3Dチップレットソリューションを提供します。

チップレット市場のセグメント別分析

プロセッサの種類別：中央処理装置（CPU）が市場を席巻

データセンターやクラウドサーバーの需要拡大に伴い、中央処理装置（CPU）分野は2026年の世界市場を席巻すると予測されている。従来のモノリシックシリコンのスケーリングが物理的なレチクル限界に達したため、大手メーカーはモジュール型アーキテクチャを急速に採用した。

これらの分離型CPU設計は、製造歩留まりを最大化し、負荷の高いワークロードにおける全体的な消費電力を最適化します。この重要な変化により、シリコンベンダーは高度なコンピューティングタイルと成熟したダイをシームレスに組み合わせることが可能になります。世界中で絶え間なく行われるハイパースケールインフラストラクチャのアップグレードは、これらのマルチダイプロセッサの大量出荷を保証します。市場におけるCPUの決定的な優位性は、以下の4つの主要な市場動向によって強く裏付けられています。

• 歩留まりの向上：CPUダイの分割により、主要なファウンドリ全体で機能歩留まりが30％向上した。.
• ノードの混合：ベンダー各社は、3ナノメートルのコアと6ナノメートルの入出力ダイを効率的に組み合わせた。.
• レチクルバイパス：マルチダイアーキテクチャにより、858平方ミリメートルのモノリシックサイズ制限が回避された。.
• コスト削減：次世代CPUの開発費用が25％削減された。.

Interconnect社による解説：UCIE規格がチップレット市場を統括

ユニバーサル・チップレット・インターコネクト・エクスプレス（UCIe）は、2025年と2026年を通して市場における優位性を確固たるものにした。オープンな業界標準を確立することで、UCIeは従来、独自のダイ間インターフェースによって引き起こされていた断片化を解消した。このユニバーサルなフレームワークにより、異なるファウンドリで製造されたチップレット間のシームレスな相互運用が可能になる。. 

エンジニアは現在、深刻な通信ボトルネックに遭遇することなく、クラス最高のシリコン知的財産を日常的に組み合わせて使用​​しています。120を超える 半導体 コンソーシアムメンバーからの強力なサポートにより、その普及が加速しました。この広範な相互接続の標準化は、最終的に複雑なプロセッサアセンブリの開発を加速させます。チップレット市場におけるUCIeの圧倒的な優位性は、以下の4つの指標によって証明されています。

• 幅広い普及：2026年には、新規設計の85%以上がUCIeプロトコルを利用する。.
• 帯域幅スケーリング：3Dパッケージングアーキテクチャにおいて、これまでにない線形帯域幅密度を実現しました。.
• エコシステムの統合：大手ファウンドリ各社は、高度なパッケージングのロードマップを厳格なUCIe準拠に沿って策定した。.
• 遅延の低減：標準化されたダイ間リンクにより、遅延が最小限に抑えられました。.

用途別：データセンター／AI分野がチップレット市場を席巻

データセンターと 人工知能 （AI）アプリケーションは、2025年に市場最大のシェアを獲得し、2026年もその勢いを維持しました。この成長は、生成型AIモデルの飽くなき計算能力への要求に起因しています。 

モノリシックチップでは、ディープラーニングに必要な膨大な数のトランジスタを搭載することはできません。ハイパースケーラーは、ヘテロジニアスインテグレーションを活用することで、高帯域幅メモリとAIアクセラレータを効率的にパッケージ化します。この共存パッケージングにより、比類のないスループットを実現すると同時に、発熱量を低減します。. 

テクノロジー大手による巨額投資は、堅調な事業拡大を確実なものにする。AIが市場で優位に立っていることは、以下の4つの要因によって証明されている。

• メモリ統合：AIチップレットは、高速化のために高度な 高帯域幅メモリ スタックをシームレスに統合します。
• 熱管理：分散設計により、高密度サーバーラック環境における放熱性能が向上しました。
• ワークロードのカスタマイズ：プロバイダーは、複雑な生成ニューラルネットワークのトレーニング専用のタイルを展開しました。.
• 比類なき拡張性：モジュール式の拡張により、データセンターは2026年の事業運営において、従来のハードウェアの性能限界を費用対効果の高い方法で克服することが可能になりました。.

エンドユーザー別：ファブレスベンダーが市場を席巻

2026年時点で、チップレット市場において最大のシェアを占めていたのはファブレスチップベンダーだった。自社での製造設備を持たないこれらの企業は、複雑な設計を実現するためにファウンドリとの提携に大きく依存している。. 

チップレットモデルは、ファブレス企業に比類のない柔軟性をもたらします。高価な最先端プロセスでシステムオンチップ全体を製造する代わりに、複数のサプライヤーからコスト効率の良いダイを戦略的に調達します。このアプローチにより、サプライチェーンのリスクを大幅に軽減しながら、製品イノベーションのサイクルを加速させることができます。. 

ファブレス業界のリーダーたちは、競争優位性を維持するために、標準化されたパッケージングを積極的に推進した。市場におけるファブレスベンダーの存在感は、以下の4つのポイントによって際立っている。

• 仕入先の多様化：デザイナーたちは、競合する鋳造所から異なるタイルを同時に調達することに成功した。.
• 財務的な柔軟性：重要な演算チップのみに高価な3ナノメートルプロセスが必要だったため、開発コストが大幅に削減された。.
• リスク軽減：ダイサイズを小さくすることで歩留まりが向上し、ファブレス企業の利益率を守ることができた。.
• 迅速な反復開発：設計者は、シリコンハードウェアアーキテクチャ全体を毎年見直すことなく、個々のタイルをアップグレードした。.

チップレット市場の地域別分析

アジア太平洋地域：市場における揺るぎない製造業の原動力

アジア太平洋地域は、比類のない高度な半導体製造インフラの集中を背景に、2026年を迎えるにあたり世界市場を牽引しました。この地域は、最先端の製造施設と半導体組立・テスト（OSAT）アウトソーシングプロバイダーを擁する、まさにファウンドリの中核を担っています。台湾は、TSMC独自の技術を通じて高度なパッケージング量の60%以上を占め、この地域の優位性を大きく支えています。. 

韓国は、サムスン電子とSKハイニックスを通じて高帯域幅メモリのサプライチェーンを独占することで、チップレット市場における地域的な拡大をさらに加速させている。これは、同市場のAI分野にとって極めて重要な基盤となる。さらに、中国は国際貿易規制を回避するため、国内の 2.5Dパッケージング ソリューションに積極的に投資し、国内サプライネットワークを急速に拡大している。 

一方、日本はヘテロジニアス・インテグレーションに必要な特殊基板材料と精密機器の75%以上を供給している。その結果、この密集したエコシステムが迅速なプロトタイピングと大規模な商業生産を可能にしている。ファブレス需要と高歩留まり製造能力をシームレスに結びつけることで、アジア太平洋地域は世界の供給動向を効果的に決定づけ、収益性の高いチップレット市場における揺るぎないリーダーシップの地位を確固たるものにしている。.

北米：チップレット市場におけるイノベーションとデザインの中心地

北米はアジア太平洋地域に次いで最も有望な地域であり、積極的なイノベーションと知的財産の優位性によって市場で大きな収益シェアを獲得している。米国は、AMDやNvidiaといった大手ファブレスベンダーが集中していることを原動力として、主要な成長エンジンとしての役割を果たしている。これらの国内企業は、アーキテクチャフレームワークの先駆者であり、広く採用されているUCIe規格を策定することで、チップレット市場全体の急速な技術革新を牽引している。. 

さらに、 ハイパースケールデータセンター 、分散型プロセッサに対する国内需要を際限なく生み出している。2026年に満期を迎える総額520億ドルの連邦政府投資に支えられ、米国はサプライチェーンのエコシステムを戦略的に確保するため、重要な先進パッケージングのパイロットラインを急速に国内回帰させている。 

カナダは、人工知能ハードウェアに特化したスタートアップ企業や高度な相互接続設計企業が集積する活気ある拠点を育成することで、この地域的な発展を補完しています。北米は、アーキテクチャ設計を主導し、重要なソフトウェアエコシステムを統括し、ハイパースケールクラウドの利用を促進することで、基盤となる技術ロードマップを効果的に策定し、世界のチップレット市場における強固かつ急速に拡大する存在感を確固たるものにしています。.

チップレット市場における最近のトップ5の動向

1. TYLsemiがフルスタックチップレットプラットフォームを発表 （2026年7月14日） – TYLsemiは 4300万ドルの 資金調達により秘密裏に活動していた状態から脱却し、接続性（PCIe/UALink向けTYL.IO）、電力（電圧レギュレータを統合したTYL.Power）、カスタムAIシリコン向けメモリチップレットを含む、初の量産対応チップレットポートフォリオを発表し、開発時間とコストを50%削減することを目指しています。
2. GUC、TSMC N3P上でUCIe 64G IPのテープアウトに成功 （2026年2月26日） – Global Unichip Corp.は、TSMCのN3PテクノロジーとCoWoSアドバンストパッケージング上で、レーンあたり64Gbpsを実現する業界最先端のUniversal Chiplet Interconnect Express（UCIe）IPの 、AIおよびHPCアプリケーション向けに21Tbps/mmの帯域幅密度を実現しました。
3. ケイデンスがチップレットパートナーエコシステムを立ち上げ （2026年1月6日） – ケイデンス・デザイン・システムズは、 戦略的提携 、ケイデンスの物理AIチップ設計プラットフォームに基づいた事前検証済みのチップレットソリューションを提供することで、チップレットの市場投入までの時間を短縮します。
4. Ayar LabsとWiwynnがラック規模のCPOシステムで提携 （2026年3月10日） – Ayar LabsとWiwynnは 戦略的提携 。この提携により、TeraPHY光エンジンがWiwynnのラックアーキテクチャに統合され、1,024個以上のGPUをサポートするハイパースケールAIワークロードに対応します。
5. Lightmatter社、CPO向けvClick Opticsを発表 （2026年3月11日） – Lightmatter社は vClick™ Opticsを。これは、コパッケージドオプティクスアドバンストパッケージング向けで、ファイバーあたり1.6Tbpsという記録的な性能で、AIインフラストラクチャ向けCPOソリューションの大量生産を可能にします。

チップレット市場のトップ企業

• NVIDIAコーポレーション
• アドバンスト・マイクロ・デバイセズ社（AMD）
• マーベル・テクノロジー社.
• インテルコーポレーション
• サムスン電子株式会社.
• ブロードコム株式会社.
• アマゾンウェブサービス（AWS）
• Tenstorrent Inc.
• マイクロソフト株式会社
• アリババグループホールディングス株式会社（T-ヘッド）
• その他の著名な選手

市場セグメンテーションの概要

プロセッサタイプ別

• CPU
• GPU/AIアクセラレータ、FPGA
• ネットワーク/DPU

インターコネクトによる

• UCIe
• 弓
• 独自のダイツーダイ

パッケージ別

• 2.5D
  • シリコンインターポーザー
  • 橋
• 3D/ハイブリッド接合
• ファンアウト

アプリケーション別

• データセンター/AI
• HPC
• ネットワーキング
• 自動車
• 消費者

エンドユーザー別

• ファブレスチップベンダー
• IDMs
• ハイパースケーラー/カスタムシリコン

地域別

• 北米
  • 米国.
  • カナダ
  • メキシコ
• ヨーロッパ
  • 西欧
    • 英国
    • ドイツ
    • フランス
    • イタリア
    • スペイン
    • 西ヨーロッパの残りの地域
  • 東欧
    • ポーランド
    • ロシア
    • 東ヨーロッパの残りの地域
• アジア太平洋
  • 中国
  • インド
  • 日本
  • オーストラリアとニュージーランド
  • 韓国
  • ASEAN
  • その他のアジア太平洋地域
• 中東およびアフリカ（MEA）
  • サウジアラビア
  • 南アフリカ
  • アラブ首長国連邦
  • MEAの残りの地域
• 南アメリカ
  • アルゼンチン
  • ブラジル
  • 南アメリカのその他の地域