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Comment la miniaturisation ultra-fine et les innovations thermiques redéfinissent-elles les limites des boîtiers sur le marché des chiplets ?

Pour appréhender la maturité physique du marché, les architectes doivent d'abord considérer la densité considérable des interconnexions entre puces. On observe un tournant décisif dans l'industrie, qui s'oriente vers une miniaturisation ultra-fine. Grâce à des techniques de liaison hybride avancées, il est possible d'atteindre des interconnexions de l'ordre du micromètre (inférieures à 10 µm) avec une précision d'alignement inférieure à 100 nanomètres. Cette avancée majeure permet d'atteindre des densités d'interconnexions supérieures à 100 000 interconnexions par millimètre carré, redéfinissant ainsi les capacités de calcul des accélérateurs d'IA de nouvelle génération.

Cependant, cette densité sans précédent engendre d'importants défis en matière de gestion thermique. Face à l'évolution du marché des chiplets, les directeurs techniques doivent impérativement privilégier une infrastructure thermique avancée. Le refroidissement liquide direct sur silicium, intégré à des plateformes telles que CoWoS, a désormais démontré sa capacité à fonctionner en continu avec une enveloppe thermique (TDP) supérieure à 2,6 kW sur des interposeurs massifs de 3 300 mm², tout en maintenant une résistance thermique jonction-ambiante de seulement 0,055 °C/W. Au lieu de s'appuyer sur des interposeurs en silicium de grande taille et sujets à la déformation, les architectes déploient systématiquement des ponts d'interconnexion multi-puces intégrés (EMIB) au sein de substrats organiques afin de localiser la connectivité et d'améliorer considérablement les profils thermiques.

Le collage hybride et la mise à l'échelle par puces redéfinissent la performance, l'efficacité et la durabilité

La réduction des éléments parasites des fils (résistance, capacité et inductance) est obtenue grâce à des pas de microbilles très fins, comme le collage face à face de 36 µm utilisé dans les configurations 3D modernes. Ces avancées physiques permettent aux concepteurs de dépasser les limites traditionnelles des réticules de lithographie (généralement plafonnées à environ 800 mm²). 

L'encapsulation 2.5D actuelle permet d'agrandir la taille du réticule jusqu'à 5,5 fois, avec un objectif de 14 fois d'ici la fin de la décennie. Pour les fabricants d'équipements opérant sur le marché des chiplets, la forte augmentation des commandes en gros de systèmes de liaison hybride pour plaquettes de 300 mm et d'une précision de 100 nm témoigne de la fin imminente de l'ère des plots de soudure classiques. Même l'empilement de mémoires à large bande passante (HBM), dépassant les 12 couches verticales, migre massivement vers la liaison hybride afin de préserver l'intégrité des signaux critiques. Pour exploiter ces avancées, les leaders doivent intégrer dès la phase de conception des algorithmes d'optimisation carbone afin d'équilibrer consommation, performances, surface et coût (PPAC) avec l'empreinte carbone de la fabrication.

Pourquoi la normalisation des écosystèmes est-elle le catalyseur essentiel de l'interopérabilité multi-fournisseurs ?

La fragmentation historique des puces propriétaires cède rapidement la place à un cadre unifié, propulsant le marché des chiplets dans une nouvelle ère d'ingénierie collaborative. La norme Universal Chiplet Interconnect Express (UCIe) s'est imposée comme la référence, sous l'égide d'un consortium de plus de 140 membres clés, bénéficiant notamment du soutien unifié de concurrents de premier plan tels qu'Intel, Arm, AMD et NVIDIA. 

Avec le déploiement d'UCIe 3.0, la bande passante de transfert de données a officiellement doublé, étendant la prise en charge native de la mémoire HBM et des interconnexions optiques directes. Par conséquent, les principaux fondeurs valident activement les blocs IP standardisés, fournissant des prototypes éprouvés sur silicium, gravés en 3 nm et 2 nm, atteignant des densités de bande passante jusqu'à 11,8 Tbit/s/mm.

L'évolution de l'écosystème des chiplets permet une intégration future sécurisée, évolutive et multi-fournisseurs des puces

Pour les concepteurs de systèmes sans usine qui évoluent sur le marché des chiplets, les obstacles liés aux puces personnalisées s'estompent. Les principaux fournisseurs de propriété intellectuelle proposent désormais des blocs de vérification UCIe PHY et de contrôleur prêts à l'emploi. Cette évolution exige une approche rigoureuse de la vérification virtuelle pré-silicium afin de garantir la sécurité et le respect des droits d'accès dans les boîtiers multi-fournisseurs. 

De plus, les étapes clés de la production inter-fournisseurs transforment l'écosystème théorique de « mix-and-match » en une réalité commerciale. Pour ce faire, les normes de débogage au niveau système, telles que MIPI Debug sur UCIe, sont devenues essentielles pour diagnostiquer les défauts logiques sur plusieurs modules interconnectés sans nécessiter d'accès physique au boîtier externe.

Les charges de travail automobiles entrent également en jeu, tirant parti des messages à bande latérale de 800 MHz, améliorés grâce à une intégrité des données en bande principale propriétaire, afin d'atteindre des taux de défaillance ultra-faibles et de garantir une conformité ASIL stricte. À terme, le marché des chiplets s'oriente vers une architecture en étoile dédiée à chaque domaine. Les principaux fondeurs publient des prototypes de silicium de référence pour démontrer concrètement aux constructeurs automobiles la viabilité fonctionnelle du routage du trafic entre des accélérateurs spécialisés et hétérogènes. Les leaders technologiques doivent adapter leurs opérations pour l'activation et l'adoption de ces flux de travail unifiés, en établissant une gouvernance rigoureuse et en testant l'efficacité du système avant tout déploiement à grande échelle.

Quels goulets d'étranglement en matière de capacité et pénuries de matériaux dictent actuellement l'exécution de la chaîne d'approvisionnement ?

Malgré son immense potentiel technologique, le déploiement immédiat des puces à semi-conducteurs est fortement freiné par les capacités mondiales d'encapsulation avancée. Cette dernière est devenue un véritable obstacle au déploiement mondial de l'IA générative. Les principales fonderies sont confrontées à des contraintes matérielles qui allongent les délais de livraison du matériel à une période extrêmement longue de 52 à 78 semaines. 

Pour pallier ce goulot d'étranglement, la production d'interposeurs augmente de façon exponentielle, passant de seulement 13 000 plaquettes par mois en 2023 à une production estimée entre 75 000 et plus de 120 000 d'ici fin 2026. Toutefois, une monopolisation structurelle persiste, certaines entreprises à forte croissance consommant environ 70 % des allocations mondiales totales de CoWoS-L. Ce goulot d'étranglement contraint les hyperscalers opérant sur le marché à diversifier activement leurs technologies d'encapsulation, en abandonnant les conceptions TPU propriétaires au profit de plateformes alternatives à base de ponts afin de garantir des cycles de production fiables.

Pénuries d'ABF et difficultés de rendement : une nouvelle stratégie pour la chaîne d'approvisionnement des chiplets

La crise de capacité est aggravée par la forte pénurie de film de construction Ajinomoto (ABF). Les substrats d'IA haute performance nécessitent plus de dix fois la quantité d'ABF requise par les substrats PC standard. Ces processeurs massifs exigent 12 à 20 couches de motifs microfins (lignes/espaces de 15 à 30 µm), ce qui met à rude épreuve les taux de rendement des fabricants. Comme ces substrats sont fabriqués par un procédé de superposition séquentielle, un seul défaut microscopique dans n'importe quelle couche compromet le rendement final, faisant grimper le prix des substrats haut de gamme jusqu'à 40 %.

Pour éviter ces pertes de matériaux à grande échelle, les fabricants du marché des puces ont instauré une métrologie en ligne obligatoire après collage afin de détecter les défauts d'interface en temps réel, permettant ainsi d'ajuster la pression de collage avant le sous-remplissage. Parallèlement, les fabricants de dispositifs intégrés (IDM) exploitent massivement leurs capacités d'encapsulation interne (7 milliards de dollars) pour conquérir des parts de marché dans le secteur de la fonderie, tandis que les OSAT traditionnels développent activement leurs propres lignes d'encapsulation 2.5D et 3D pour absorber la demande excédentaire de composants haut de gamme. Les responsables des achats doivent s'affranchir des hypothèses traditionnelles concernant leur chaîne d'approvisionnement et élaborer activement des feuilles de route pour l'orchestration des capacités afin de garantir l'accès aux substrats.

Comment les pénalités de rendement et les architectures de mélange de nœuds modifient-elles structurellement l'économie des semi-conducteurs ?

Le principal moteur économique du marché des chiplets réside dans la disparition de la pénalité de rendement post-loi de Moore. Les données industrielles révèlent que la fabrication d'un processeur monolithique massif à 16 cœurs coûte désormais plus du double du coût de fabrication du même système par intégration multi-puces. La désagrégation des puces limite physiquement l'impact financier des défauts de fabrication ; un défaut statistique n'affecte qu'une petite puce peu coûteuse, préservant ainsi l'ensemble du processeur de la mise au rebut. 

De plus, les architectes tirent pleinement parti des économies réalisées grâce au mélange de nœuds de gravure. En réservant la logique 3 nm de pointe, coûteuse, aux seuls cœurs de calcul et en déchargeant les contrôleurs d'E/S et de mémoire sur des nœuds 14 nm ou 12 nm plus matures et moins onéreux, les concepteurs réduisent les coûts d'implantation d'environ 25 % pour les processeurs haut de gamme.

L’économie des chiplets transforme la conception des semi-conducteurs, les structures de coûts et les bassins de valeur marchande

Pour les directeurs financiers et les responsables stratégiques analysant le marché des chiplets, les économies réalisées sur les coûts d'ingénierie non récurrents (NRE) sont considérables. La réutilisation de chiplets d'E/S identiques sur des familles de produits entières réduit drastiquement les dépenses de R&D et permet des cycles d'innovation parallèles, dissociant ainsi les mises à niveau de puissance de calcul des refontes de réseau. Le tri au niveau de la puce permet une segmentation produit avancée, autorisant une utilisation du silicium proche de 100 % en combinant des cœurs de haute qualité pour les références phares avec des puces de qualité inférieure pour les gammes économiques, sur le même substrat.

Cette réduction considérable des besoins en capitaux abaisse considérablement la barrière économique à l'entrée pour les start-ups, permettant aux entreprises d'IA d'acheter des composants d'E/S standardisés plutôt que de financer des conceptions SoC entièrement nouvelles.

Par conséquent, la structure de valeur du marché des chiplets évolue de façon spectaculaire. L'encapsulation avancée, autrefois simple enveloppe protectrice, est devenue un levier de rentabilité extrêmement lucratif, justifiant des primes importantes pour la viabilité des interconnexions. les centres de données bénéficient d'importantes économies sur leurs investissements, grâce à l'évolutivité modulaire des serveurs qui leur permet de prolonger la durée de vie des baies plutôt que de remplacer intégralement les cartes mères.

Où les nouvelles charges de travail repoussent-elles les limites de l'intégration hétérogène ?

Face à la prédominance des grands modèles de langage dans les charges de travail d'entreprise, l'intégration hétérogène s'étend à des domaines sans précédent. Le marché des chiplets assiste à l'essor de l'architecture « système de systèmes », où les GPU intègrent plus de 40 chiplets individuels — couvrant la logique, le cache, la mémoire HBM et les modules de base — dans un format unique. 

Pour surmonter le problème de la mémoire inhérent à l'entraînement de modèles à mille milliards de paramètres, la colocalisation de la logique directement avec la mémoire HBM via des interposeurs en silicium est une nécessité structurelle ; le transfert de données aux bandes passantes requises sur des PCB standard est physiquement impossible.

Les architectures de marché des chiplets s'étendent aux paradigmes de l'Edge, des télécommunications, de l'automobile et des logiciels

Au-delà des immenses centres de données, cette évolution architecturale s'étend à l'informatique de périphérie et aux véhicules pilotés par logiciel, centralisant les GPU, NPU et îlots de sécurité dédiés à des domaines spécifiques au sein de solutions unifiées et rigoureusement pilotées par logiciel. Les opérateurs télécoms adoptent des puces désagrégées pour combiner le traitement RF avec des puces de reconnaissance IA, tandis que les initiatives de défense nationale privilégient ces architectures modulaires afin de mettre en place des chaînes d'approvisionnement localisées et hautement sécurisées. 

De plus, pour résoudre les goulots d'étranglement critiques du réseau, la transition vers l'optique co-emballée s'accélère, plaçant la photonique sur silicium directement à côté des ASIC de commutation.

Pour les responsables du génie logiciel, cette renaissance du matériel exige une action immédiate. L'accès à la mémoire distribuée sur plusieurs modules nécessite une planification topologique rigoureuse prenant en compte l'architecture NUMA afin de minimiser les variations de latence à la nanoseconde. 

Pour tirer pleinement parti du marché des chiplets, les entreprises doivent adopter un rythme opérationnel axé sur la technologie. Les dirigeants doivent identifier les indicateurs clés, dissocier les processus d'ingénierie des approches monolithiques traditionnelles et repenser l'infrastructure pour accompagner cette évolution rapide vers une architecture multi-puces. Il est essentiel de mesurer les résultats sans relâche et de ne pas présumer que la modularité se traduit par des gains de performance immédiats sans une orchestration logicielle rigoureuse.

Analyse concurrentielle : Les 5 principaux acteurs qui dominent le marché des chiplets

1. AMD : Pionnière dans la commercialisation de processeurs et de cartes graphiques à base de chiplets, AMD a révolutionné l’industrie avec ses gammes Ryzen et EPYC. Sa stratégie de conception modulaire améliore considérablement les taux de rendement des semi-conducteurs et réduit les coûts de fabrication tout en augmentant les performances de calcul haut de gamme.
2. Intel : Intel dynamise l'écosystème grâce à sa technologie UCIe (Universal Chiplet Interconnect Express) et à ses solutions d'encapsulation avancées propriétaires (EMIB et 3D Foveros). Ceci permet une intégration hétérogène transparente des architectures multi-tuiles dans les processeurs modernes.
3. TSMC : le pilier incontesté du marché de la fonderie. TSMC domine le secteur en fournissant les solutions d’encapsulation avancées les plus performantes (CoWoS et SoIC), permettant l’intégration de puces hautes performances pour les géants du secteur sans usine comme Nvidia, AMD et Apple.
4. ASE Technology : Premier fournisseur mondial de services OSAT (assemblage et test de semi-conducteurs externalisés), ASE maîtrise les étapes critiques d’assemblage en fin de chaîne. L’entreprise fournit l’infrastructure essentielle de conditionnement et de test haute densité nécessaire à la production en série de puces hétérogènes.
5. Samsung Electronics : Samsung associe de manière unique sa maîtrise de la mémoire (HBM) à des services de fonderie de pointe. Ses technologies d'encapsulation propriétaires I-Cube et X-Cube offrent des solutions de puces 2.5D et 3D complètes et hautement intégrées, optimisées pour l'IA et les centres de données.

Analyse segmentaire du marché des chiplets

Par type de processeur : les unités centrales de traitement dominent le marché

Le segment des processeurs dominera le marché mondial en 2026, porté par la demande croissante des centres de données et des serveurs cloud. Face aux limites physiques critiques de la miniaturisation des puces monolithiques traditionnelles, les principaux fabricants ont rapidement adopté des architectures modulaires. 

Ces architectures de processeurs désagrégées maximisent le rendement de production et optimisent la consommation énergétique globale pour les charges de travail intensives. Cette évolution majeure permet aux fabricants de semi-conducteurs d'intégrer harmonieusement des modules de calcul avancés à des puces plus matures. Les mises à niveau constantes des infrastructures hyperscale à l'échelle mondiale garantissent des volumes de production massifs pour ces processeurs multi-puces. La position dominante de ces processeurs sur le marché est clairement mise en évidence par ces quatre principaux constats :

• Gains de rendement : Le fractionnement des puces CPU a permis d’augmenter les rendements fonctionnels de 30 % chez les principales fonderies.
• Combinaison de nœuds : les fournisseurs ont combiné efficacement des cœurs de 3 nanomètres avec des puces d'entrée/sortie de 6 nanomètres.
• Contournement du réticule : les architectures multi-puces ont contourné la limite de taille monolithique de 858 millimètres carrés.
• Réduction des coûts : Les dépenses de développement des processeurs de nouvelle génération ont diminué de 25 %.

Par interconnexion : la norme UcIe régit le marché des chiplets

L'interface UCIe (Universal Chiplet Interconnect Express) a consolidé sa position dominante sur le marché en 2025 et 2026. En établissant une norme industrielle ouverte, UCIe a éliminé la fragmentation auparavant causée par les interfaces propriétaires entre puces. Ce cadre universel facilite une interopérabilité transparente entre les puces fabriquées par différentes fonderies. 

Les ingénieurs combinent désormais couramment les meilleures technologies de semi-conducteurs sans rencontrer de difficultés majeures de communication. Le soutien indéfectible de plus de 120 de semi-conducteurs a accéléré son déploiement généralisé. Cette standardisation généralisée des interconnexions favorise un développement plus rapide des assemblages de processeurs complexes. La place prépondérante d'UCIe sur le marché des chiplets est confirmée par ces quatre indicateurs :

• Adoption généralisée : plus de 85 % des nouvelles conceptions utilisaient les protocoles UCIe en 2026.
• Évolution de la bande passante : Elle a permis d’obtenir une densité de bande passante linéaire sans précédent pour les architectures d’emballage 3D.
• Unification de l'écosystème : les principales fonderies ont aligné leurs feuilles de route en matière d'encapsulation avancée sur les strictes exigences de l'UCIe.
• Réduction de la latence : les liaisons standardisées entre les puces ont permis de minimiser la latence.

Par application : les secteurs des centres de données et de l’IA s’emparent du marché des chiplets

de centres de données et d'intelligence artificielle (IA) ont capté la plus grande part du marché en 2025, maintenant cette dynamique jusqu'en 2026. Cette croissance découle des besoins informatiques insatiables des modèles d'IA génératifs. 

Les puces monolithiques ne peuvent pas intégrer le grand nombre de transistors nécessaire à l'apprentissage profond. En tirant parti de l'intégration hétérogène, les hyperscalers combinent efficacement mémoire à large bande passante et accélérateurs d'IA. Cette co-intégration offre un débit inégalé tout en réduisant la dissipation thermique. 

Les investissements massifs des géants de la technologie garantissent une expansion commerciale soutenue. La domination de l'IA sur le marché est attestée par ces 4 facteurs :

• Intégration de la mémoire : les puces d’IA intègrent de manière transparente de mémoire à large bande passante pour une vitesse accrue.
• Gestion thermique : La conception désagrégée a amélioré la dissipation de la chaleur dans les de baies de serveurs .
• Personnalisation de la charge de travail : Les fournisseurs ont déployé des modules spécialisés pour l’entraînement de réseaux neuronaux génératifs complexes.
• Évolutivité sans précédent : l’extension modulaire a permis aux centres de données de dépasser les limitations de performance du matériel existant de manière rentable lors des opérations commerciales de 2026.

Selon l'utilisateur final : les fournisseurs sans usine dominent le marché

Les fournisseurs de puces sans usine représentaient la plus grande part du marché des chiplets à l'aube de 2026. Dépourvues de capacités de fabrication internes, ces entreprises dépendent fortement des partenariats avec les fonderies pour réaliser des conceptions complexes. 

Le modèle à puces multiples offre aux entreprises sans usine une flexibilité inégalée. Au lieu de fabriquer un système sur puce complet sur une technologie de pointe coûteuse, elles s'approvisionnent stratégiquement en puces économiques auprès de plusieurs fournisseurs. Cette approche atténue considérablement les risques liés à la chaîne d'approvisionnement tout en accélérant les cycles d'innovation produit. 

Les entreprises sans usine ont activement promu l'emballage standardisé pour conserver leur avantage concurrentiel. L'importance de ces entreprises sur le marché est illustrée par ces quatre points :

• Diversification des fournisseurs : les concepteurs ont réussi à s’approvisionner simultanément en carreaux différents auprès de fonderies concurrentes.
• Agilité financière : les coûts de développement ont chuté car seules les puces de calcul critiques nécessitaient des procédés coûteux de 3 nanomètres.
• Atténuation des risques : Des matrices de plus petite taille ont permis d’obtenir des rendements plus élevés, protégeant ainsi les marges des entreprises sans usine.
• Itération rapide : les concepteurs ont amélioré les modules individuellement sans avoir à remanier entièrement l’architecture matérielle en silicium chaque année.

Analyse régionale du marché des chiplets

Asie-Pacifique : le moteur incontesté de la production manufacturière du marché

L'Asie-Pacifique dominait le marché mondial à l'aube de 2026, grâce à une concentration sans précédent d'infrastructures de fabrication de semi-conducteurs de pointe. La région constitue l'épine dorsale incontestée de la fonderie, abritant des installations de fabrication de premier ordre et des prestataires de services d'assemblage et de test de semi-conducteurs (OSAT). Taïwan contribue largement à cette domination régionale, assurant plus de 60 % des volumes d'encapsulation avancée grâce aux technologies propriétaires de TSMC. 

La Corée du Sud accélère son expansion régionale sur le marché des puces à semi-conducteurs en s'assurant la maîtrise de la chaîne d'approvisionnement en mémoire à large bande passante via Samsung et SK Hynix, un élément crucial pour le segment de l'IA. Par ailleurs, la Chine investit massivement dans d'encapsulation 2.5D afin de contourner les restrictions commerciales internationales et de développer rapidement son réseau d'approvisionnement interne. 

Parallèlement, le Japon fournit plus de 75 % des matériaux de substrat spécialisés et des équipements de précision nécessaires à l'intégration hétérogène. De ce fait, cet écosystème dense permet un prototypage rapide et une production commerciale à grande échelle. En reliant harmonieusement les besoins des entreprises sans usine de fabrication à des capacités de production à haut rendement, la région Asie-Pacifique dicte de facto la trajectoire de l'approvisionnement mondial, consolidant ainsi sa position de leader incontesté sur le marché très lucratif des puces.

Amérique du Nord : l'épicentre de l'innovation et du design du marché des chiplets

Après l'Asie-Pacifique, l'Amérique du Nord se présente comme la région la plus prometteuse, captant une part importante des revenus du marché grâce à une innovation dynamique et une domination en matière de propriété intellectuelle. Les États-Unis constituent le principal moteur de croissance, alimenté par la forte concentration de fournisseurs de puces sans usine de fabrication (fabless) de premier plan tels qu'AMD et Nvidia. Ces entreprises nationales sont pionnières dans le développement des architectures et des normes UCIe, désormais universellement adoptées, ce qui favorise une évolution technologique rapide sur le marché des puces à semi-conducteurs. 

Par ailleurs, la prolifération massive de centres de données hyperscale par les géants technologiques américains engendre une demande intérieure insatiable de processeurs désagrégés. Grâce à d'importants investissements fédéraux de 52 milliards de dollars arrivant à échéance en 2026, les États-Unis relocalisent rapidement des lignes pilotes critiques d'encapsulation avancée afin de sécuriser stratégiquement leur écosystème de chaîne d'approvisionnement. 

Le Canada complète cette dynamique régionale en favorisant un pôle d'excellence pour les jeunes entreprises spécialisées dans le matériel d'intelligence artificielle et les sociétés de conception d'interconnexions avancées. En étant à la pointe de la conception architecturale, en contrôlant les écosystèmes logiciels critiques et en stimulant la consommation de cloud hyperscale, l'Amérique du Nord dicte avec succès la feuille de route technologique fondamentale, assurant ainsi sa présence considérable et en pleine expansion sur le marché mondial des chiplets.

Les 5 principaux développements récents sur le marché des chiplets

1. TYLsemi lance une plateforme de chiplets complète (14 juillet 2026) – TYLsemi sort de l'ombre avec de 43 millions de dollars pour proposer le premier portefeuille de chiplets prêt pour la production, couvrant la connectivité (TYL.IO pour PCIe/UALink), l'alimentation (TYL.Power avec régulateur de tension intégré) et les chiplets de mémoire pour les puces d'IA personnalisées, visant une réduction de 50 % du temps et du coût de développement.
2. GUC finalise la propriété intellectuelle UCIe 64G sur TSMC N3P (26 février 2026) – Global Unichip Corp. a finalisé avec succèsla propriété intellectuelle Universal Chiplet Interconnect Express (UCIe), leader du secteur, atteignant 64 Gbit/s par voie sur la technologie N3P de TSMC avec un packaging avancé CoWoS, offrant une densité de bande passante de 21 Tbit/s/mm pour les applications d'IA et de HPC.
3. Cadence lance un écosystème de partenaires Chiplet (6 janvier 2026) – Cadence Design Systems a annoncé des collaborations stratégiques avec Samsung Foundry, Arm et d'autres pour fournir des solutions chiplet pré-validées basées sur la plateforme de conception de puces Physical AI de Cadence, accélérant ainsi la mise sur le marché des chiplet.
4. Ayar Labs et Wiwynn s'associent pour des systèmes CPO à l'échelle du rack (10 mars 2026) – Ayar Labs et Wiwynn ont annoncé un partenariat stratégique pour fournir des systèmes d'IA à l'échelle du rack connectés optiquement utilisant des optiques co-emballées (CPO), intégrant des moteurs optiques TeraPHY dans l'architecture rack de Wiwynn pour les charges de travail d'IA hyperscale prenant en charge plus de 1 024 GPU.
5. Lightmatter dévoile vClick Optics pour CPO (11 mars 2026) – Lightmatter a présenté vClick™ Optics, la première unité de réseau de fibres détachables du secteur pour l'emballage avancé d'optiques co-emballées, permettant une production à grand volume de solutions CPO pour l'infrastructure d'IA avec des performances record de 1,6 Tbps par fibre.

Principales entreprises du marché des chipsets

• Société NVIDIA
• Advanced Micro Devices, Inc. (AMD)
• Marvell Technology, Inc.
• Intel Corporation
• Samsung Electronics Co., Ltd.
• Broadcom Inc.
• Amazon Web Services, Inc. (AWS)
• Tenstorrent Inc.
• Microsoft Corporation
• Alibaba Group Holding Ltd. (T-Head)
• Autres joueurs importants

Aperçu de la segmentation du marché

Par type de processeur

• processeur
• Accélérateur GPU/IA, FPGA
• Réseau/DPU

Par interconnexion

• UCIe
• Arc
• Matrice à matrice exclusive

Par emballage

• 2.5D
  • Interposeur en silicium
  • Pont
• Collage 3D/hybride
• Éventail

Sur demande

• Centre de données/IA
• HPC
• Réseautage
• Automobile
• Consommateur

Par l'utilisateur final

• Fournisseurs de puces sans usine
• IDM
• Hyperscalers/Silicium sur mesure

Par région

• Amérique du Nord
  • Les États-Unis.
  • Canada
  • Mexique
• Europe
  • Europe occidentale
    • Le Royaume-Uni
    • Allemagne
    • France
    • Italie
    • Espagne
    • Le reste de l'Europe occidentale
  • Europe de l'Est
    • Pologne
    • Russie
    • Le reste de l'Europe de l'Est
• Asie-Pacifique
  • Chine
  • Inde
  • Japon
  • Australie et Nouvelle-Zélande
  • Corée du Sud
  • ASEAN
  • Reste de l'Asie-Pacifique
• Moyen-Orient et Afrique (MEA)
  • Arabie Saoudite
  • Afrique du Sud
  • Émirats arabes unis
  • Reste du Moyen-Orient
• Amérique du Sud
  • Argentine
  • Brésil
  • Le reste de l'Amérique du Sud